電磁兼容設計通常要運用各項控制技術，一般來說，越接近EMI源，實現EM控制所需的成本就越小。PCB上的集成電路芯片是EMI最主要的能量來源，因此，如果能夠深入了解集成電路芯片的內部特征，可以簡化PCB和系統(tǒng)級設計中的EMI控制。
在考慮EMI控制時，設計工程師及PCB板級設計工程師首先應該考慮IC芯片的選擇。集成電路的某些特征如封裝類型、偏置電壓和芯片的：工藝技術(例如CMoS、ECI、刀1)等都對電磁干：擾有很大的影響。下面將著重探討IC對EMI控制的影響。
1.集成電路EMl來源
PCB中集成電路EMI的來源主要有：數字集成電路從邏輯高到邏輯低之間轉換或者從邏輯低到邏輯高之間轉換過程中，輸出端產生的方波信號頻率導致的EMl
2 信號電壓和信號電流電場和磁場芯片自身的電容和電感等。集成電路芯片輸出端產生的方波中包含頻率范圍寬廣的正弦諧波分量，這些正弦諧波分量構成工程師所關心的EMI頻率成分。最高EMI頻率也稱為EMI發(fā)射帶寬，它是信號上升時間(而不是信號頻率)的函數。
計算EMI發(fā)射帶寬的公式為： f=0.35/Tr
式中，廠是頻率，單位是GHz；7r是信號上升時間或者下降時間，單位為ns。
從、L：述么：式中可以看出，如果電路的開關頻率為50MHz，而采用的集成電路芯片的上升時間是1ns，那么該電路的最高EMI發(fā)射頻率將達到350MHz，遠遠大于該電路的開關頻率。而如果匯的—上升時間為5肋Fs，那么該電路的最高EMI發(fā)射頻率將高達700MHz。
電路中的每一個電壓值都對應一定的電流，同樣每一個電流都存在對應的電壓。當IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時，這些信號電壓和信號電流就會產生電場和磁場，而這些電場和磁場的最高頻率就是發(fā)射帶寬。電場和磁場的強度以及對外輻射的百分比，不僅是信號上升時間的函數，同時也取決于對信號源到負載點之間信號通道上電容和電感的控制的好壞，因此，信號源位于PCB板的匯內部，而負載位于其他的IC內部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關注匯；芭片自身的電容和電感，同樣需要重視PCB上存在的電容和電感。
當信號電壓與信號回路之間的鍋合不緊密時，電路的電容就會減小，因而對電場的抑制作用就會減弱，從而使EMI增大；電路中的電流也存在同樣的情況，如果電流同返回路徑之間鍋合不；佳，勢必加大回路上的電感，從而增強了磁場，最終導致EMI增加。這充分說明，對電場控制不佳通常也會導致磁場抑制不佳。用來控制電路板中電磁場的措施與用來抑制IC封裝中電磁場的措施大體相似。正如同PCB設計的情況，IC封裝設計將極大地影響EMI。
電路中相當一部分電磁輻射是由電源總線中的電壓瞬變造成的。當匯的輸出級發(fā)：跳變并驅動相連的PCB線為邏輯“高”時，匯芯片將從電源中吸納電流，提供輸出級月需的能量。對于IC不斷轉換所產生的超高頻電流而言，電源總線姑子PCB上的去輥網絡止于匯的輸出級。如果輸出級的信號上升時間為1.0ns，那么IC要在1.0ns這么短的時P內從電源上吸納足夠的電流來驅動PCB上的傳輸線。電源總線上電壓的瞬變取決于電源j線路徑上的申。感、吸納的電流以及電流的傳輸時間。電壓的瞬變由下面的公式所定義：
式中，L是電流傳輸路徑上電感的值；dj表示信號上升時間間隔內電流的變化；dz表示d流的傳輸時間(信號的上升時間)的變化。
由于IC管腳以及內部電路都是電源總線的一部分，而且吸納電流和輸出信號的上于時間也在一定程度上取決于匯的工藝技術，因此選擇合適的匯就可以在很大程度上控偉上述公式中提到的三個要素。
封裝特征在電磁干擾控制中的作用
IC封裝通常包括硅基芯片、一個小型的內部PCB以及焊盤。硅基芯片安裝在小型64PCB上，通過綁定線實現硅基芯片與焊盤之間的連接，在某些封裝中也可以實現直接連接小型PCB實現硅基芯片上的信號和電源與匯封裝上的對應管腳之間的連接，這樣就實到了硅基芯片上信號和電源節(jié)點的對外延伸。因此，該匯的電源和信號的傳輸路徑包括餡基芯片、與小型PCB之間的連線、PCB走線以及匯封裝的輸入和輸出管腳。對電容和宅感(對應于電場和磁場)控制的好壞在很大程度上取決于整個傳輸路徑設計的好壞，某些設計特征將直接影響整個IC芯片封裝的電容和電感。
先看硅基芯片與內部小電路板之間的連接方式。許多的匯芯片都采用綁定線來實頸硅基芯片與內部小電路板之間的連接，這是一種在硅基芯片與內部小電路板之間的極細6t電線。這種技術之所以應用廣泛是因為硅基芯片和內部小電路板的熱脹系數(CU)相近‘芯片本身是一種硅基器件，其熱脹系數與典型的PCB材料(如環(huán)氧樹脂)的熱脹系數有相大的差別。如：果硅基芯片的電氣連接點直接安裝在內部小PCB上的話，那么在一段相對較短的時間之后，IC封裝內部溫度的變化導致熱脹冷縮，這種方式的連接就會因為斷裂而失效。綁定線是一種適應這種特殊環(huán)境的引線方式，它可以承受較大負荷的彎曲變形而不容易斷裂。
采用綁定線的問題在于，每一個信號或者電源線的電流環(huán)路面積的增加將導致電感值升高。獲得較低電感值的優(yōu)良設計就是實現硅基芯片與內部PCB之間的直接連接，也就是說硅基芯片的連接點直接聯結在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應該具有極低的熱膨脹系數。而選擇這種材料將導致匯芯片整體成本的增加，因而采用這種工藝技術的芯片并不常見，但是只要這種將硅基芯片與載體PCB直接連接的IC存在：并且在設計方案中可行，那么采用這樣的IC器件就是較好的選擇。
一般來說，在匯封裝設計中，降低電感并且增大信號與對應回路之間或者電源與地之間電容是選擇集成電路芯片過程的首要考慮因素。舉例來說，小間距的表面貼裝與大間距的表面貼裝：工藝相比，應該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的匯芯片，而這兩種類型的表面貼裝工藝封裝的IC芯片都優(yōu)于過孔引線類型的封裝。BGA封裝的匯芯片同任何常用的封裝類型相比具有低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細的間距通?？偸谴硇阅艿奶岣?。
引線結構設計的一個重要特征是管腳的分配。由于電感和電容值的大小都取決于信號或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。
電源管腳和地管腳應該成對分配，每一個電源管腳都應該有對應的地管腳相鄰分布，而且在這種引線結構中應該分配多個電源管腳和地管腳對。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低EAdI。由于習慣上的原因，現在市場上的許多匯芯片并沒有遵循上述設計規(guī)則，但IC設計和生產廠商都深刻理解這種設計方法的優(yōu)點，因而在新的IC芯片設計和發(fā)布時IC廠商更關注電源的連接。
理想情況下，需要為每一個信號管腳都分配一個相鄰的信號返回管腳(如地管腳)。實際情況并非如此，眾多的IC廠商是采用其他折中方法。在BGA封裝中，一種行之有效的設計方法是在每組八個信號管腳的中心設置一個信號的返回管腳，在這種管腳排列方式下，每一個信號與信號返回路徑之間僅相差一個管腳的距離。而對于四方扁平封裝(QFP)或者其他鷗翼(gullw切g)型封裝形式的IC來說，在信號組的中心放置一個信號的返回路徑是不現實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的匯工藝技術可能采用不同的信號返回電壓。有的IC使用地管腳(如TIL器件)作為信號的返回路徑，而有的IC則使用電源管腳(如絕大多數的ECI‘器件)作為信號的返回路徑，也有的IC同時使用電源管腳和地管腳(比如大多數的CMoS器件)作為信號的返回路徑。因此設計工程師必須熟悉設計中使用的IC芯片邏輯系列，了解它們的相關工作情況。
IC芯片中電源和地管腳的合理分布不僅能夠降低EMI，而且可以極大地改善地彈反射(ground boltnce)效果。當驅動傳輸線的器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍然維持該傳輸線在邏輯低閉值電平之上，地彈反射可能導致電路的失效或者出現故障。
IC封裝中另一個需要關注的重要問題是芯片內部的PCB設計，內部PCB通常也是IC封裝中最大的組成部分，在內部PCB設計時如果能夠實現電容和電感的嚴格控制，將極大地改善系統(tǒng)的整體EMI性能。如果這是一個兩層的PCB板，至少要求PCB板的一面為連續(xù)的地平面層，PCB板的另一面是電源和信號的布線層。更理想的情況是四層的PCB板，中間的兩層分別是電源和地平面層，外面的兩層作為信號的布線層。由于匯封裝內部的PCB通常都非常薄，四層板結構的設計將引出兩個高電容、低電感的布線層，它特別適合于電源分配以及需要嚴格控制的進出該封裝的輸入輸出信號。低阻抗的平面層可以極大地降低電源總線亡的電壓瞬變，從而極大地改善EMI性能。這種受控的信號線不僅有利于降低EMI，同樣對于確保進出匯的信號的完整性也起到重要的作用。
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